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发表于 2006-1-12 19:03:50
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这个迷信还存在啊，转一个同学前年的文章吧
传说 1: CISC 是相当差劲的设计
事实是: 在任何一个技术点上 CISC 的设计者都做出了很好的 design tradeoff
传说 2: CISC 设计不能达到高性能/单周期的执行
事实是: 事实上,许多 CISC CPU 做到了
传说 3: RISC 设计对 compiler 的编写与优化提供了大得多的便利
事实是: 没错, 现在也是这样, 看来将来也不会差太远
传说 4: 商用的 RISC 机器就是严格意义上的 "RISC"
事实是: 只要是能见到的商用RISC机器, 指令集都相当大而复杂
所以, 结论是, 驱动微处理器设计决定的是事实上是半导体制造工业特定的经济原因
统计表明, 在工艺给定的条件下, 每 Chip 的成本固然是随晶体管数目的增加而升高,
但 chip 中每晶体管的成本, 却是随晶体管的数目, 先降低再升高的
也就是说, 给定一个工艺存在一个最优的片上晶体管数目
因此, 同一时间段相同工艺各个公司在同领域推出的处理器晶体管总数总大致相当
对于处理器的设计者,即 computer architect, 首先要考虑性能/成本/功耗/兼容性.
其次还要考虑 推出市场时间(Time-to-market)/可靠性/Form Factor.
所以, 它们的决定就是, 给定晶体管数目, 如何做最优的设计?
上世纪八十年代后期, 晶体管成本是五十万左右, 在该成本下, RISC 的 CPU 能
配置片上高速缓存, 而 CSIC不能, 结果, RISC 的 CPU 有2到3年的技术优势
RISC 彻底获胜了, 注意, 胜利的是on-chip cache! 跟 RISC 设计没什么关系
由于兼容性的需要, 表面上RISC 的胜利被维持了下来, 但事实上呢?
90 年代初, 有 2到3百万晶体管可供设计了, CISC CPU 也集成 on-chip cache了
CISC 架构部分地重生, RISC CPU 也开始结合 CISC feature ......
晶体管数目越来越多, 在 5百万到 1千万的范围内， SuperScalar 渐领风骚
但此时的复杂度带来了许多负作用, 设计与流水线变的复杂, 编译器的角度又一次改变
然后, 就是我们现在看到的, CISC 机器 RISC 化, CISC 与 RISC 最终收敛到了一起
(以上来自 UIUC Douglas 教授在 ECE497 课程 "SOC design"上的演讲)
可供设计的晶体管数目还在成长(摩尔定律). 人们开始关注 Multi-processor 架构.
CMP 在此就很容易理解了.
CMP (on-chip multi-processor), 或者说片上多处理器系统, 又说多核心处理器
采用相对简单(相对于将所有晶体管放在一个核心上)的设计,
达到类似于SMP般的多任务性能, 一般说来, CMP 将共享最低一级 Cache.
它不是一个高深到推翻原有理论的设计, 其中单个核心的设计也不会退化得多简单
CMP 事实上说明了, 再来一些晶体管, 设计师也能有地方放(好,他的饭碗保住了)
CMP 的性能 相对简单的设计易于达到较高主频,
但 CMP 的单任务性能肯定比单核心(放有同样数目的晶体管)要弱不少
多任务性能不错, 但“多任务”是依赖于程序/机器使用模式的
CMP 的成本 CMP 降低了单位晶体管成本但增大了整机成本
CMP 的功耗 相对简单的设计功耗较低
CMP 的兼容性 (如果不关心性能的话), CMP 提供了指令集的完全兼容性
CMP 推出时间 相对简单的设计易于测试与纠错, 加快了time-to-market
综上, CMP 最大的缺点, 是它的性能不太好, 除此之外, 它让设计者非常省心
但由于它基本上是一个"面向未来"的设计, 别人就不好说什么了
将来领域可能细化, 编译技术可能发展, speculative 多线程等等, 可能补之不足
而站在 CMP 的角度上看 RISC, 也象爱因斯坦看着牛顿一样, 只有继续向前走了
当今 CPU 公司中, 对 CMP 最不感兴趣的是 AMD,
在PC上实现Hammer(兼容性64位架构)以后, 它近期没什么空间留给 CMP 了
Intel 则在近几次 IDF 有提到 CPU 向 Multiple core 发展的趋势
而已经能见到的商用 CMP 产品有 IBM 的 Power4, SUN 的 MAJC 等
MAJC 中的单核心比它同期的 UP 产品功能要弱, 即它简化了核心的设计
而 Power4 根本就是 MP, 它的单核心完全是一个它自己最强的 superScalar
所以, power4 很贵, ^_^ |
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发表于 2006-1-11 17:55:23
